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verilog中三段式状态机设计

发布时间:2019-07-21 01:25 来源:未知 编辑:admin

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  比如说调用这个模块的大的设计当中,在某些有效状态S1、S2……会有其他一些使用该状态机的模块的某些确定的操作。

  如果开始的时候不能保证当前状态在无效的状态x,那么该状态还没有产生切换的时候,就有可能使之处于有效状态并且引起其他使用该状态机的模块的误操作。

  你的意思是next_state = x;这一句是执行在其他操作之前吗?你说“在某些有效状态S1、S2……会有其他一些使用该状态机的模块的某些确定的操作。”就是说在这些操作之前必须已经执行完了上面这句,但是后面紧接着又有case语句,也是对next_stage进行赋值的,与第一句的时间上应该是差不多的吧

  对的,begin段里面是顺序执行的。这个是一个初始化的意识问题,具体的硬件会怎么操作要到时候再调的。

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